本頁導覽 ‧ OVERVIEW ‧ 課程終點
BEYOND SCALING · 從做小，走向做近、做高、做異質
未來的效能不只藏在電晶體裡，也藏在晶片彼此怎麼靠近
當微縮的成本與物理難度升高，GAA、chiplet、TSV、hybrid bonding 與先進封裝一起接棒。新的關鍵尺度，是互連距離、接合品質與熱路徑。
Density元件與接點的空間密度
Bandwidth / W每瓦可搬運的資料量
Thermal Path堆疊後熱要怎麼出去
公開量測脈絡中的 wafer、die、chiplet 與異質整合。Credit: NIST.
從 2D 微縮到 3D 系統的選擇
01 · Control — 強化閘極控制FinFET 之後轉向 GAA，是用更多方向包圍通道，抑制短通道效應並延續元件尺度工程。
兩章學習目標
預估 70–90 分鐘 ‧ 期末總複習
一句話：平面微縮的盡頭與 3D 時代——這是課程的壓軸與期末總複習。Ch15 收束整門課:微縮撞上三堵牆(物理/功耗/經濟),免費午餐結束;Ch16 給出答案——把第三維度用起來:元件 3D(FinFET/GAA)、記憶體 3D(BWL DRAM / 3D-NAND)、封裝 3D(TSV/HBM)。最後的 TSV 製程是整門課的合體技:蝕刻、沉積、電鍍、CMP、薄化——每一步你都學過了。
中文重點課程終點=產業最前線。摩爾定律沒死,但「免費午餐」結束了——繼續前進靠材料、結構、堆疊三線並進。這一頁走完,你就能讀懂 TSV 全流程、看懂任何一顆先進晶片的剖面。歡迎入行!
Ch15 ‧ p.649
The Walls of Scaling
微縮三堵牆
摩爾定律沒死,但每一步都更貴。微縮撞上三堵牆——點成本曲線上的三個標記看說明。
中文重點三堵牆:物理牆(閘極漏電、短通道、幾顆摻雜原子的統計變異)、功耗牆(Dennard scaling 失效——密度↑但功耗密度也↑)、經濟牆(EUV/多重圖形+新廠 $20B+,每電晶體成本不再必然下降)。Litho 之外,連線 RC 與接觸電阻也反成瓶頸。
Ch15
Two Routes Forward
兩條路線分類
未來不是單選題。把 10 張技術卡拖進 More Moore(繼續縮)/ More than Moore(改整合)/ 兩者交會(3D) 三桶。
中文重點More Moore:繼續縮(GAA、EUV high-NA、2D 通道、背面供電);More than Moore:不縮改整合(SiP、感測、MRAM 等異質集成);3D 交會:堆疊出密度與頻寬(chiplet、TSV、CFET)。縮小、堆疊、拼裝三管齊下——共同鑰匙就是下一段的 3D 技術。
Ch15 ‧ 全課地圖 ‧ ★總複習
The Whole Course Map
全課地圖總複習
回到 Ch2 的循環圖——現在你能說出每一站的原理、機台、配方與陷阱。下面是你的期末自我檢查表:8 頁的完成度與測驗分數(讀自你的瀏覽紀錄)。
中文重點全課地圖:材料(砂→晶圓,Ch4)→四大家族(加 Ch5/10/11、減 Ch9/12、印 Ch6、改 Ch5/8,電漿賦能 Ch7)→整合(串成 CMOS Ch13、四十年演進 Ch14)→支撐系統(良率/無塵室/封測 Ch2)。動機始終如一:更小、更快、更便宜(Ch1 摩爾定律)。
Ch16 ‧ §15.1
Why Go 3D? Stand the Capacitor Up
為什麼走向 3D:電容立起來
x–y 縮完就縮 z。C = k·A/d:電容要面積——把它「立起來」,面積就不佔地。這就是 DRAM 圓柱電容的邏輯。
中文重點考點(分冊圖15.1):平面電容→圓柱電容,同容值省面積——3D 化的第一課。DRAM 用了幾十年:面積不夠就往上長高、往下挖深,C 不變。里程碑:2012 量產 22nm FinFET、2014 首款 3D-NAND SSD。
Ch16 ‧ §15.1 圖15.2 ‧ ★
MOSFET Goes 3D
電晶體立體化 Planar→FinFET→GAA
閘極包覆通道的面數越多,控制力越強、漏電越低。切四種結構,看包覆面數、通道寬度、與兩支 meter。
中文重點考點(分冊圖15.2):planar(1 面)→FinFET(3 面)→GAA(4 面環繞)。通道寬度:planar 最窄;FinFET=2×鰭高+頂寬(H=50,W=10→110nm);GAA=各通道周長總和。FinFET 兩大優勢=更低漏電+更大驅動電流;鰭高↑、鰭距↓是微縮主旋律,鰭太薄難控→GAA 接棒。
Ch16 ‧ §15.2
DRAM Goes 3D: RCAT & BWL
DRAM 立體化
DRAM 的單元電晶體也在立體化:把通道路徑拉長來壓漏電(refresh 友善)。切三代看通道紅線變長;再看埋入式字元線。
中文重點DRAM 單元電晶體三型:planar→RCAT(通道挖 U 形加長)→saddle-fin,都是為了壓漏電。BWL 三優勢:①cell 縮到 6F² 省面積 ②WL–BL 耦合電容大減 ③通道立體低漏電→refresh 友善。SN 儲存電容用 high-k(ZrO₂ 系)+TiN 電極:同容值可降高度、改善漏電。
Ch16 ‧ §15.3 ‧ ★本頁旗艦互動
3D-NAND Stacker
3D-NAND 疊層器
平面 NAND 在 15nm 撞牆(回放 Page7)。翻轉思維:cell 不再變小,改把 NAND 串「立起來」——位元數=層數×密度。拖層數看疊多高、位元狂飆、以及 channel hole 的深寬比。
Ch16 ‧ §15.3
3D-NAND: Four Unique Processes
四大獨特製程
3D-NAND 有四道別處看不到的獨特製程。走一遍,注意每步用到哪一章。
中文重點四大獨特製程:①ON 多疊沉積(oxide/nitride 交替百層,Ch10 膜厚/應力控制)②staircase 階梯(光阻修整+多次蝕刻,一罩切階梯接點,Ch6/9)③channel hole HAR 蝕刻(>40:1,全廠最難,Ch9)④WL 置換(去 SiN→ALD high-k+W 填,Ch10/11)。HAR 三兄弟:channel hole、slit、staircase contact。
Ch16 ‧ §15.5 ‧ ★
Die Stacking: Wire-Bond vs. TSV
堆疊封裝:打線 vs 矽通孔
要把很多晶粒疊起來,有兩條路。拖晶粒數、切模式,看互連長度與延遲/功耗/頻寬如何拉開差距。
中文重點打線:階梯疊+邊線連,成熟便宜(NAND 常用),但邊線越拉越長→延遲/功耗差。TSV:貫穿矽的銅柱+微凸塊垂直直連→互連最短=快、省電、高頻寬、佔位小。應用:HBM(DRAM 疊 8–12 層+logic base)是 AI 晶片的頻寬解法。更進一步:hybrid bonding(無凸塊 Cu–Cu 直接鍵合,需 Ch12 sub-nm CMP)。
Ch16 ‧ §15.5 ‧ ★課程結業互動
TSV Process: The Capstone
TSV 製程:全課合體技
TSV 是整門課的期末合體技:蝕刻、沉積、電鍍、CMP、薄化——每一步你都學過了。走完六步,解鎖你的結業畫面。
中文重點TSV 六步:DRIE 深蝕刻(Bosch,Ch9)→氧化襯層(Ch5)→Ta/TaN barrier(Ch11)→Cu seed(Ch11)→ECP 填銅+CMP(Ch11/12)→背面薄化露柱(Ch12)。via-middle 主流(FEOL 後、BEOL 前)。熟面孔全員到齊——這就是這門課給你的技能樹。歡迎入行!
兩章串聯 ‧ 首尾呼應
Three Walls, Three 3D Exits
三堵牆 → 三條 3D 出路
Ch15 的三堵牆(物理/功耗/經濟)→ Ch16 的三條 3D 出路(元件 FinFET/GAA、記憶體 3D-NAND/BWL、封裝 TSV/HBM)。這正好回應了 Ch1 一開始的問題:「摩爾定律變慢,產業靠什麼前進?」——答案是材料、結構、堆疊三線並進。首尾呼應,課程在此圓滿。你現在能看懂任何一顆先進晶片的剖面了。🎓
隨堂測驗 ‧ QUIZ
Quiz — Ch15 + Ch16
本頁測驗(16 題，分章計分)
逐題作答即時看回饋與解說。(教師模式:已直接標出答案)
期末總測驗 ‧ FINAL EXAM
Final Exam — 全 16 章
跨全課 20 題總測驗
從八頁題庫各抽數題的期末總測驗。交卷後給你 16 章的弱點分析與建議複習頁。