本頁導覽 ‧ OVERVIEW
INTEGRATION · 每一站都正確，還不等於整體正確
把數百道單元製程串成一顆晶片，真正管理的是介面、順序與預算
製程整合必須同時追蹤熱預算、材料相容性、對位、污染與形貌。流程圖只是計畫；截面、電性與良率資料才是完成的證據。
FEOL隔離、閘極與源／汲極
MOL接觸與局部互連
BEOL多層金屬配線系統
真實截面用來確認厚度、界面、孔洞與層間連接，而不是只相信流程清單。Credit: NIST.
一顆 CMOS 的六個整合檢查點
01 · Isolate — 先定義有源區STI 把相鄰元件電性隔離；溝槽深度、填充空洞與 CMP 高度會影響後續閘極地形。
兩章學習目標
預估 80–100 分鐘
一句話：把十二章的積木組成一顆會動的 CMOS,再看它四十年怎麼演化。Ch13 是空間維度的組裝(流程順序),Ch14 是時間維度的演化(年代)。整合章的靈魂=順序與相容性:每一步都不能傷到前面做好的,也要為後面留活路。到這一頁,你已能讀懂任何一條產線的 flow chart。
中文重點恭喜——所有單元製程(Ch4–12)你都學完了。這一頁把它們排列組合成完整流程,再沿時間軸看它如何演化。核心心法:自對準(省光罩+零誤差)是整合的最高智慧;每個新模組都是為了解一個當年的瓶頸——看懂動機,技術就不用死背。
Ch13 ‧ §13.3
STI Builder
淺溝隔離建造者
STI 集合了蝕刻/CVD/CMP 三章的功力。走一遍四步,注意每步右上角「用到第幾章」——這就是整合章的教學核心:回指單元製程。
中文重點STI 四步:蝕溝(Ch9)→襯氧化(Ch5)→CVD 填(Ch10 HDP)→CMP 平坦+去 SiN(Ch12)——一步一章。LOCOS 的鳥嘴(bird's beak)會橫向吃掉主動區、又不平坦,0.25µm 後被 STI 取代。
Ch13 ‧ §13.4
Wells
井區形成
CMOS 需要兩種基底:NMOS 住 p-well、PMOS 住 n-well。現代用retrograde 井:高能佈植,峰在深處。拖滑桿看深度。
中文重點Retrograde 井=佈植的招牌菜:深處濃、表面淡,抗 latch-up。Triple well(深 n-well 隔離 p-well)給 RF/類比做雜訊隔離。全靠高能佈植(Ch8)+RTA——古代用擴散推井要一整天。
Ch13 ‧ §13.5 ‧ ★本頁旗艦（全課最重要的整合概念）
Self-Aligned Simulator
自對準模擬器
自對準是整合的最高智慧。同一顆電晶體要做 LDD 佈植:比較「用光罩定義」和「自對準(gate 當遮罩)」的差別——親手拖對位誤差滑桿感受。
中文重點自對準三連發:① LDD 對準 gate(gate 當遮罩)② S/D 對準 spacer(spacer 定義間距)③ silicide 只長在露矽處(選擇性化學)。三招都省一道光罩、都零對位誤差——這就是為什麼現代電晶體能又小又準。
Ch13 ‧ §13.6
HKMG Gate-Last
高 k 金屬閘 後閘極流程
SiO₂ <2nm 會直接穿隧漏電。HKMG 用「厚度換漏電」。但 high-k 怕高溫→Intel 選 gate-last(先做假 poly、最後再換)。走一遍。
中文重點考點：high-k 用「厚度換漏電」：同 EOT 下物理層可較厚，直接穿隧會下降；改善量不可脫離材料、EOT、偏壓與缺陷密度而直接宣稱固定倍數。gate-last 用「順序閃高溫」——先做犧牲用的假 poly、扛過 S/D 高溫退火，再用 CMP 露頭、挖掉、填 high-k+金屬。Intel 45 nm（2007）是公開產業里程碑。
Ch13 ‧ §13.7–13.8
Interconnect & Passivation
連線整合 ＋ 鈍化
BEOL＝同一組舞步跳 N 遍:介電→微影→蝕刻→金屬→CMP,每層一循環。按「訊號路徑」看電流從 contact 一路走到 pad。
中文重點連線階層化:細密下層(局部連接)→粗寬上層(全域供電/時脈),via 串樓層。Cu 世代整層用 dual damascene ×N。鈍化層(SiO₂+SiN)是晶片的「皮膚」:擋濕氣、鈉離子、刮傷;最後蝕開 pad opening=晶圓廠的最後一道光罩,之後交棒封測。
Ch13 ‧ §13.9 ‧ ★畢業畫面
Assemble the Full Flow
完整流程總組裝
最後的驗收:把 12 張流程卡拖進 FEOL / MOL / BEOL 三個階段。全對後播放整條 CMOS 從零長成的總動畫——這是你的「畢業畫面」。
中文重點FEOL(前段/做電晶體):STI→wells→gate stack→LDD→spacer→S/D+RTA→silicide。MOL(中段):contact+W plug。BEOL(後段/佈線):M1…Mx damascene 循環→passivation→pad。整顆晶片:光罩 30–60 道、步驟近千、週期 2–3 個月——每一站都是 Ch4–12 的單元製程。整合=排列組合+相容性管理。
Ch14 ‧ §14.2–14.5 ‧ ★本章旗艦互動
CMOS Era Switcher
CMOS 年代切換器
同一顆 CMOS,四十年怎麼變?切年代,看剖面整體變形(LOCOS→STI、單層 Al→多層 Cu、poly→HKMG、平面→FinFET),新增模組會金色高亮。讀史明智:每個新模組都在解一個當年的瓶頸。
中文重點1980s 基本流程(LOCOS/單 Al)→1990s 結構升級(STI/salicide/W+CMP 多層)→2000s 材料革命(Cu/low-k/應變矽/HKMG)→2010s 結構革命(FinFET/多重圖形/EUV)。骨架未變、血肉全換——技術史=問題解決史。
Ch14 ‧ §14.6
DRAM Cell (1T1C)
DRAM 單元互動
DRAM 單元＝1T1C:一電晶體+一電容。寫入充電、放著就漏電——低於感測線資料就丟。試試三顆按鈕。
中文重點DRAM 是揮發性:電荷會漏→必須定時 refresh(讀出再寫回),斷電資料全失。宿命:感測需要足夠電容值,面積卻一直縮→只好把電容越蓋越高(planar→trench→stacked)——DRAM 是最早 3D 化的產品(Ch16 埋入式字元線/高深寬比電容)。
Ch14 ‧ §14.6
NAND Flash Cell
NAND 快閃互動
浮閘存電子改變 Vt——斷電不丟＝非揮發。按 Program/Erase 讓電子 F–N 穿隧進出;和上面 DRAM 對比斷電行為。
中文重點NAND 用 F–N 穿隧 program/erase,tunnel oxide 品質=壽命;斷電電子被絕緣層鎖住→非揮發(和 DRAM 相反)。平面微縮到 ~15nm 撞牆:一個 cell 只剩十幾顆電子(訊號雜訊比崩)、相鄰 cell 互相干擾——唯一活路是向上蓋樓的 3D-NAND(Ch16 主菜)。
Ch14 ‧ 對照表
Four Decades at a Glance
四十年對照表
一張表看盡四十年:隔離、閘極、連線、微影四條技術線各自演化,又互相成就。點任一格看「為什麼要換」。
中文重點四條線交織:隔離 LOCOS→STI→Fin;閘極 poly→salicide→HKMG→FinFET;連線 單 Al→多層 Al+CMP→Cu+low-k→10+層;微影 g/i-line→KrF→ArF/193i→多重+EUV。每一次改變都是為了解上一代的瓶頸。
兩章串聯
Space × Time
空間 × 時間 兩軸交叉
Ch13＝空間維度的組裝(流程順序:FEOL→MOL→BEOL);Ch14＝時間維度的演化(1980s→2010s)。兩軸一交叉,你就能讀懂任何一條產線的 flow chart——知道每一步在做什麼(空間)、又為什麼長這樣(時間)。單元製程與整合都學完了;最後兩頁(Ch15–16)看微縮極限與3D 元件時代——摩爾定律的下一章。
隨堂測驗 ‧ QUIZ
Quiz — Ch13 + Ch14
兩章合併測驗(18 題，分章計分)
逐題作答即時看回饋與解說。(教師模式:已直接標出答案)