本頁導覽 ‧ OVERVIEW
CONNECT × FLATTEN · 把電晶體接成系統
金屬把訊號送出去，CMP 讓下一層還有平坦的路可走
一條可靠互連不是「填滿銅」而已。阻障層、種子層、電鍍、平坦化與缺陷檢查必須首尾相接，任何空洞或殘銅都會成為電性與可靠度風險。
ρ × Geometry電阻取決於材料與尺寸
Barrier / Seed先隔離，再建立導電起點
Planarity全域與局部平坦度
FIB/SEM 讓埋藏的孔洞、界面與微結構成為可檢查證據。Credit: NIST.
Damascene：先挖路，再填金屬
01 · Line — 蝕刻溝槽與通孔介電層先被圖形化成 trench 與 via；其 CD、深寬比和底部清潔度決定後續金屬是否能連通。
兩章學習目標
預估 80–100 分鐘
一句話：為十億電晶體佈線,再把每一層磨成鏡面——這是 BEOL 的雙人舞。Ch11 金屬化解決降 R、抗電遷移;Ch12 CMP 把每一層磨到全域平坦,讓層數可以無限往上疊。兩章的交會點就是銅雙鑲嵌(damascene)——它的最後一步正是 CMP。
中文重點單元製程學到這裡差不多集滿了。這一頁把「電線」鋪上去(金屬化),再把每層「磨平」(CMP)。RC 組合拳:Cu 降 R(本章)+ low-k 降 C(Ch10)+ CMP 磨平讓層數無上限(本章)——BEOL 的三位一體。前置知識:Ch9 蝕刻、Ch10 CVD/low-k、Ch6 微影 DOF。
Ch11 ‧ §11.2
The Conducting Film Family
導電薄膜家族
BEOL 的金屬各有分工:主幹道(Al/Cu 主線)、電梯(W plug 填孔)、牆紙(Ti/TiN barrier)、門墊(silicide 降接觸電阻)。點剖面看每個角色。
中文重點電阻率:Cu 1.7 < Al 2.9 < W 5.6 µΩ·cm。所以主線用 Cu/Al、W 只拿來填孔(電梯短短一段,電阻高沒關係)。Ti/TiN 是「介面外交官」:黏著、阻障、抗反射;silicide 在 S/D 與 gate 降接觸電阻。
Ch11 ‧ §11.2–11.3 ‧ ★
Build the Aluminum Stack
鋁疊層拼裝遊戲
鋁疊層每一層都是血淚教訓的產物。由下而上依序點出正確層別——放錯會看到該層缺席的失效後果。
中文重點由下而上:Ti(潤濕+降接觸)→TiN barrier(擋 Al–Si 互溶,防 接面突刺)→Al–Cu(摻 0.5–4% Cu 卡住晶界抗 EM)→TiN ARC(抗反射助微影)。少一層就出事。
Ch11 ‧ §11.3
Electromigration Lifetime
電遷移壽命實驗
高電流密度的「電子風」會把金屬原子往陽極推,陰極端長出 void 斷線。用簡化 Black 式 MTTF ∝ J⁻²·exp(Eₐ/kT),比較三種材質。
中文重點EM 壽命 MTTF ∝ J⁻²·exp(Eₐ/kT):電流密度越高、溫度越高→壽命越短。抗 EM 靠高 Eₐ:Al 0.7 → Al–Cu 0.8 → Cu 0.9 eV,所以 Cu 壽命約比 Al 高 100×——這是換銅的第二大理由。EM 主要發生在 Cu/cap 介面,cap 品質=壽命。
Ch11 ‧ §11.5
PVD Sputtering & Deep Holes
濺鍍與深孔難題
濺鍍(PVD)像「噴漆」:原子直線飛行,平面沒問題,深孔側壁噴不到→懸突。看改善方案怎麼把漆「吸」進孔裡。
中文重點PVD 優點:合金成分保真(Al–Cu 靶打出 Al–Cu 膜)、低溫、緻密;弱點:視線性→階梯覆蓋差。collimator 濾掉斜向原子、ionized PVD(IMP/SIP) 把原子離子化再用晶圓偏壓「拉直」入射→孔底也鍍得到。這是 Cu barrier/seed 的關鍵。填更深的孔則交給 WCVD(保形)。
Ch11 ‧ §11.6 ‧ ★本章旗艦互動
Why Copper? Dual Damascene
為什麼換銅 ＋ 雙鑲嵌
銅有兩宗罪,卻用一個天才工法全解。
罪①:不能乾蝕——銅無揮發性鹵化物,產物帶不走(呼應 Ch9)。
罪②:會毒化 Si——Cu 在 Si/SiO₂ 中快速擴散、形成深能階複合中心。
解答不蝕金屬,改蝕介電質! 先在低-k 介電質挖溝、再填銅、多的磨掉——這就是 雙鑲嵌;側底用 Ta/TaN barrier 全包、頂用 SiN cap,防銅漏出去毒化元件。
中文重點雙鑲嵌五步口訣:挖→擋→種→鍍→磨(蝕介電→Ta/TaN barrier→Cu seed→ECP 電鍍→CMP)。Superfill:三添加劑競合——accelerator 在孔底富集加速、suppressor 抑制開口、leveler 修平,讓孔底長最快、由下而上填、不留 void。第五步 CMP 就是下一章的主角。
Ch11 ‧ §11.6–11.7
Cu Integration & Safety
銅整合細節 ＋ 安全
銅線四面都要「包」,還有一個氣體外洩等同氫氟酸洩漏的安全紅線。翻四張卡。
中文重點Cu anneal 讓晶粒長大、ρ 降;SiN/SiCN cap 是上表面擴散屏障,也是 EM 壽命的關鍵介面;Cu 汙染管制要專屬機台/區域。安全：WF₆ + 3H₂O → WO₃ + 6HF（示意總反應）——鎢前驅物遇水可能產生 HF，必須依 SDS、排氣與洩漏應變程序管理。
Ch12 ‧ §12.1 ‧ ★
Why Planarization?
為什麼要平坦化
不平坦會逐層累積。按「+1 層金屬」逐層堆疊,左邊無 CMP、右邊有 CMP並排對比——看多層金屬時代為何 CMP 是必需品。
中文重點兩個逼死人的理由:①微影 DOF 極淺——高低差超過 DOF 就失焦;②多層金屬不平坦逐層累積→斷線短路。CMP 是唯一「全域平坦化」技術(回流/回蝕只能局部平滑),也是 damascene 的必要一步。
Ch12 ‧ §12.2
CMP Tool Tour
CMP 機台導覽
CMP 機台五大件＋端點偵測。點六個熱點看各自的角色;特別注意 conditioner(修整器)——不修整,速率就一路掉。
中文重點五大件:盤(platen)、墊(pad)、頭(carrier)、漿(slurry)、修整器(conditioner),加上 endpoint 收尾。pad 會「鈍化」,靠鑽石修整器維持粗糙度與速率;endpoint 用馬達電流/光學監測磨到層界即停。CMP 是耗材成本最高的製程之一。
Ch12 ‧ §12.4 ‧ ★本章旗艦互動
Preston Lab
Preston 實驗室
Preston 方程 RR = Kp·P·V:壓力大、轉速快就磨得快——但均勻性與缺陷同時受罰。調 P、V、slurry,注意材質不匹配的彩蛋。
中文重點Preston 一式打天下:RR ∝ P×V。但 P·V 過高→刮傷/低-k 壓裂;P 過低→產能掉——又是取捨。金屬要先氧化才磨得動:金屬漿含氧化劑先把金屬變脆的氧化物再磨;拿 oxide 鹼性漿磨 Cu 幾乎不動。凸處局部壓力大先被磨掉,這就是平坦化會自動發生的機制。
Ch12 ‧ §12.5
Dishing & Erosion
碟陷與侵蝕
CMP 的兩大缺陷都偷走銅截面、拉高電阻:dishing 是寬線中央凹;erosion 是密集區整體下陷。
中文重點考點:dishing=單一寬線凹陷;erosion=密集區介電整體下陷——都偷銅截面、拉高電阻,是 FA 線阻異常的常見原因。對策:dummy fill 拉平密度、停止層(SiN)當煞車、多步低壓配方。低-k 時代還要低壓研磨防壓裂。
Ch12 ‧ §12.5–12.6
Post-CMP Clean & Trends
研磨後清洗 ＋ 演進
磨得再平,洗不乾淨一樣全盤皆輸。CMP 機台的後半段其實是「洗衣機」——鐵律:漿料不能乾在片上。
中文重點後清洗:雙面刷洗(NH₄OH/稀 HF/檸檬酸)→ megasonic 超音波剝微粒 → 旋乾,dry-in/dry-out 整合、不讓漿料乾在片上。演進:低-k 用低壓製程防壓裂;FEOL 也開始磨(replacement gate);hybrid bonding 需 sub-nm 平坦度→CMP 是 3D 鍵合的前提(Ch16)。
兩章串聯
Copper Exists Because We Can Grind
銅的存在以磨為前提
雙鑲嵌(Ch11)的第五步就是 CMP(Ch12)——沒有 CMP 就沒有銅製程,「銅的存在以磨為前提」。再看整條 RC 組合拳:Cu 降 R(Ch11)＋ low-k 降 C(Ch10)＋ CMP 磨平讓層數無上限(Ch12)——BEOL 的三位一體。到這裡,所有單元製程都學完了;下一頁(Ch13–14)開始把它們串成一顆完整的 CMOS——製程整合。
隨堂測驗 ‧ QUIZ
Quiz — Ch11 + Ch12
兩章合併測驗(18 題，分章計分)
逐題作答即時看回饋與解說;數值題可用上面模擬器對答案。(教師模式:已直接標出答案)
