本頁導覽 ‧ OVERVIEW
SUBTRACT × ADD · 用輪廓說話的製程
蝕刻負責拿走，CVD 負責補上；真正的答案藏在側壁與界面
圖形轉移不只看有沒有刻穿，成膜也不只看厚不厚。選擇比、均勻性、輪廓、覆蓋率與缺陷，才決定下一層能不能可靠地接上。
Selectivity目標膜與遮罩誰先消耗
Profile側壁角與深寬比
Conformality高低處是否同樣覆蓋
真實三維微結構提醒我們：深度、側壁與殘留都必須被量測。Credit: NIST.
圖形轉移的證據鏈
01 · Mask — 定義保留區微影後的光阻 CD、厚度與側壁輪廓，會直接成為蝕刻的輸入條件；遮罩本身也會在電漿中消耗。
兩章學習目標
預估 80–100 分鐘
一句話：減法與加法的主力——Ch9 蝕刻把微影的圖形精準刻掉轉進真實材料,Ch10 CVD 把介電質保形長上。兩章共用一座電漿:左手蝕刻、右手 PECVD,在 BEOL 一層層「加與減」交替。
中文重點前面用光把圖形印上去(Ch6)、用離子改質(Ch8)。這一頁把圖形刻出來(蝕刻)、把絕緣層長上去(CVD)。前置知識:Ch6 光阻圖形、Ch7 電漿(轟擊/自由基/輝光)——本頁會全面上場。
Ch9 ‧ §9.2
The Four Etch Metrics
蝕刻四大指標
蝕刻工程師的日常＝在四個指標間走鋼索。四支滑桿各自獨立,看它們如何拉扯同一片「蝕刻中」的剖面。
中文重點四大指標互相拉扯:轟擊重→垂直但選擇比差;純化學→選擇比好但等向。選擇比=只刻該刻的(對遮罩/停止層的速率比);過蝕保證清乾淨但會傷底層。配方＝平衡的藝術。
Ch9 ‧ §9.2–9.3 ‧ ★
Wet vs. Dry Profile
濕 vs 乾輪廓模擬
濕蝕刻等向、會底切;乾蝕刻可垂直。切換模式,親眼看濕蝕刻為何在細線出局。
中文重點濕蝕刻各方向同速→undercut 量≈膜厚,細線一挖就打通。所以特徵尺寸 <~3µm 後,圖形轉移改乾蝕刻天下;濕蝕刻今日只做「全面剝除」(氧化層、氮化矽、清洗)。乾蝕刻靠側壁鈍化聚合物護牆、底部被轟開,才有垂直輪廓。
Ch9 ‧ §9.4 ‧ ★本章旗艦互動
RIE: Chemistry × Bombardment
RIE 機制實驗室
乾蝕刻的靈魂是一支「化學 ↔ 物理」旋鈕:純化學(自由基)等向、選擇比高;純物理(Ar⁺ 濺射)垂直、選擇比≈1、損傷大。中段的 RIE 竟然 1+1>2。
中文重點考點:RIE=離子轟擊「增強」化學蝕刻+側壁鈍化→又快、又垂直、又有選擇比。經典 Coburn–Winters 實驗(XeF₂+Ar⁺):單獨化學或單獨轟擊都慢,合起來速率暴增。純物理端垂直但選擇比≈1、損傷大;純化學端等向但溫和。
把滑桿慢慢從 0 拉到 100,盯著蝕刻速率表:兩端低、中段(協同區)明顯衝高,且高於兩端相加——這就是 RIE 存在的理由。三情境:ashing 拉到 0(純化學去膠)、gate 蝕刻 ~65(偏物理但保選擇比)、濺射清潔 100。
Ch9 ‧ §9.5
Material ↔ Chemistry
材料 ↔ 蝕刻化學配對
口訣:氧化物找氟、矽找氯溴、鋁找氯、去膠用氧。把左邊材料拖到對的蝕刻氣體桶。有一個材料根本不能乾蝕——找出它。
中文重點C/F 比是介電蝕刻的靈魂旋鈕(調聚合物與選擇比)。SiO₂→氟碳(CF₄/CHF₃/C₄F₈)、Si→Cl₂/HBr、Si₃N₄→CH₂F₂、Al→Cl₂/BCl₃、W→SF₆、光阻→O₂。Cu 無法乾蝕→Ch11 改用鑲嵌製程的根本原因。
Ch9 ‧ §9.5
Endpoint Detection (OES)
端點偵測光譜實驗
固定時間不可靠(膜厚/速率會漂)。OES 監看特徵譜線(這裡是 CO):蝕穿氧化層到矽的瞬間訊號驟降。按播放,然後點你認為的端點。
中文重點OES 讀的就是 Ch7 的「激發–鬆弛發光」:哪種原子在發光＝正在蝕刻什麼。蝕 oxide 看 CO 譜線,穿到 Si 後 CO 驟降→這就是端點。抓到端點再加定量過蝕=清乾淨又不傷底層。
Ch9 ‧ §9.6–9.7
Advanced Etch
先進蝕刻速覽
當微影碰壁,蝕刻＋沉積接手微縮;3D 時代最難的製程也是蝕刻。翻四張卡,認識未來會再見到的名詞。
中文重點HAR/ARDE(深寬比 >40:1)是 3D-NAND channel、DRAM 電容的戰場;ALE 原子層蝕刻是 ALD 的鏡像(一層一層刻);Bosch DRIE 做 TSV 深矽蝕刻(Ch16 3D IC);FinFET/GAA 立體結構怕轟擊損傷→需低損傷蝕刻。
Ch10 ‧ §10.2
CVD Reaction Steps
CVD 反應四步驟
CVD:氣態前驅物在晶圓表面反應長出固態膜。走一遍四步驟,最後回答:最慢的一步決定什麼?
中文重點CVD 四步驟:送料→吸附→反應→清場。把它想成餐廳出餐:上菜速度取決於廚房(表面反應)還是外送(氣相質傳)哪個慢——這就是下一節「兩種限制區」。vs PVD:CVD 靠化學(保形好)、PVD 靠物理(視線性,Ch11)。
Ch10 ‧ §10.2 ‧ ★
Two Regimes: Arrhenius Lab
兩種限制區實驗室
log(速率) vs 1/T 有兩段斜率:低溫反應限制(看溫度)、高溫質傳限制(看流量)。拖溫度與流量,感受兩區的敏感度相反。
中文重點考點:LPCVD 為什麼均勻又保形?——操作在反應限制區,到處反應速率一樣、跟氣流無關,所以爐管可疊 100 片都均勻(連回 Ch5 爐管溫控要求)。APCVD 在質傳限制區:快但保形差。
Ch10 ‧ §10.2, §10.5
Step Coverage & Conformality
階梯覆蓋與保形性
保形性取決於前驅物「爬得動」的能力。拖「表面遷移能力」滑桿(代表 SiH₄→TEOS→ALD),看膜在深溝裡怎麼長。
中文重點階梯覆蓋率＝溝底厚度／平面厚度。SiH₄ 便宜但保形差(易自燃!)、TEOS 大分子表面遷移佳→溝底角落都蓋得到、ALD 自我侷限→100% 保形。保形靠「反應限制＋表面遷移」。
Ch10 ‧ §10.7 ‧ ★本章旗艦互動
Gap Fill Simulator
填溝模擬器
深寬比越高,開口越容易先封→留下 void/keyhole。選方法、拖深寬比,看能不能填實。
中文重點考點:HDP 填溝＝邊蓋邊削——Ar 濺蝕專削 45° 懸突,讓溝口保持開放直到由下而上填滿(用到 Ch7 HDP 密度/偏壓解耦)。dep/etch 比是核心旋鈕,太高會削傷底角。FCVD 用液態流平最好填。void 是 FA 課常見剖面缺陷。
Ch10 ‧ §10.3, §10.5
Dielectric Map & CVD Family
介電質應用地圖 ＋ 家族比較
同是「氧化物」,住的樓層不同、任務不同、配方也不同——位置決定規格。點晶片疊層看各介電膜;下方比較四種 CVD。
中文重點介電質＝晶片的「牆壁與地板」:STI(隔離)、spacer(側壁)、PMD/ILD0(金屬前,PSG/BPSG 吸鈉可回流)、IMD(金屬層間→low-k)、passivation(保護)。選 CVD 像選交通工具,沒有萬能款。
Ch10 ‧ §10.9–10.10
Low-k & ALD
低介電常數與原子層沉積
兩個 3D 時代關鍵:降RC 延遲的 low-k、以及原子級保形的 ALD。
中文重點訊號延遲=RC:電晶體再快,線路太「肥」也白搭。SiO₂ k=3.9 → FSG 3.5 → SiOC(H) 2.7–3.0 → 多孔 <2.5 → air gap≈1;越低 k 越軟越脆怕電漿損傷。ALD:一循環一原子層,要「薄、準、保形」找它,要「厚、快」別找它(high-k gate、barrier、3D-NAND 關鍵層)。
兩章串聯
One Plasma, Add & Subtract
同一座電漿,一加一減
同一座電漿(Ch7):左手做蝕刻(Ch9)——離子轟擊＋自由基化學把材料刻掉;右手做 PECVD(Ch10)——低溫長出介電膜。在 BEOL,「加(沉積)」與「減(蝕刻)」一層層交替:長介電質→蝕出溝與孔→填金屬→再長介電質……下一頁(Ch11–12)就是把這條「加減線」用銅鑲嵌(damascene)＋CMP 串成完整的多層內連線。
隨堂測驗 ‧ QUIZ
Quiz — Ch9 + Ch10
兩章合併測驗(20 題，分章計分)
逐題作答即時看回饋與解說;數值題可用上面模擬器對答案。(教師模式:已直接標出答案)
